Disable coverage in Xilinx primitives

Author: fredrequin

BUFG.v

@@ -9,6 +9,7 @@
 // License : BSD
 //
 
+/*verilator coverage_off*/
 module BUFG
 (
     input  I,
@@ -18,3 +19,4 @@ module BUFG
     assign O = I;
 
 endmodule
+/*verilator coverage_on*/

BUFGCE_DIV.v

@@ -11,6 +11,7 @@
 
 /* verilator lint_off WIDTH */
 /* verilator lint_off SYNCASYNCNET */
+/* verilator coverage_off */
 module BUFGCE_DIV
 #(
     parameter integer BUFGCE_DIVIDE   = 1,
@@ -98,3 +99,4 @@ module BUFGCE_DIV
 endmodule
 /* verilator lint_on WIDTH */
 /* verilator lint_on SYNCASYNCNET */
+/* verilator coverage_off */

BUFG_GT.v

@@ -9,6 +9,7 @@
 // License : BSD
 //
 
+/* verilator coverage_off */
 module BUFG_GT
 (
     input       I,
@@ -18,7 +19,7 @@ module BUFG_GT
     input       CLR,
     input       CLRMASK,
 
-    output  reg O /* verilator clocker */
+    output      O /* verilator clocker */
 );
 
     reg  [1:0] r_CE_cdc;
@@ -29,6 +30,10 @@ module BUFG_GT
     wire       w_CLR_msk;
 
     reg  [2:0] r_clk_div;
+    
+    /* verilator lint_off MULTIDRIVEN */
+    reg        r_O;
+    /* verilator lint_on MULTIDRIVEN */
 
     initial begin
         r_CE_cdc  = 2'b00;
@@ -81,14 +86,24 @@ module BUFG_GT
         end
     end
 
-    always @(*) begin
+    always @(posedge I) begin
 
         casez (DIV)
-            3'b000 : O = I & r_CE_msk;
-            3'b001 : O = r_clk_div[0];
-            3'b01? : O = r_clk_div[1];
-            3'b1?? : O = r_clk_div[2];
+            3'b000 : r_O <= r_CE_msk;
+            3'b001 : r_O <= r_clk_div[0];
+            3'b01? : r_O <= r_clk_div[1];
+            3'b1?? : r_O <= r_clk_div[2];
         endcase
     end
 
+    always @(negedge I) begin
+    
+        if (DIV == 3'b000) begin
+            r_O <= 1'b0;
+        end
+    end
+    
+    assign O = r_O;
+
 endmodule
+/* verilator coverage_on */

CARRY4.v

@@ -9,6 +9,7 @@
 // License : BSD
 //
 
+/* verilator coverage_off */
 module CARRY4
 (
     // Carry cascade input
@@ -34,3 +35,4 @@ module CARRY4
     assign O    =  S ^ { _w_CO2, _w_CO1, _w_CO0, CI | CYINIT };
 
 endmodule
+/* verilator coverage_on */

CARRY8.v

@@ -9,6 +9,7 @@
 // License : BSD
 //
 
+/* verilator coverage_off */
 module CARRY8
 #(
     parameter CARRY_TYPE = "SINGLE_CY8" // "SINGLE_CY8", "DUAL_CY4"
@@ -42,3 +43,4 @@ module CARRY8
     assign O    =  S ^ { _w_CO6, _w_CO5, _w_CO4, _w_CI, _w_CO2, _w_CO1, _w_CO0, CI };
 
 endmodule
+/* verilator coverage_on */

CFGLUT5.v

@@ -9,6 +9,7 @@
 // License : BSD
 //
 
+/* verilator coverage_off */
 module CFGLUT5
 #(
     parameter [31:0] INIT            = 32'h00000000,
@@ -61,3 +62,4 @@ module CFGLUT5
     assign CDO = _r_sreg[31];
 
 endmodule
+/* verilator coverage_on */

FDCE.v

@@ -9,6 +9,7 @@
 // License : BSD
 //
 
+/* verilator coverage_off */
 module FDCE
 #(
     parameter [0:0] IS_C_INVERTED   = 1'b0,
@@ -65,3 +66,4 @@ module FDCE
     assign Q = _r_Q;
 
 endmodule
+/* verilator coverage_on */

FDPE.v

@@ -9,6 +9,7 @@
 // License : BSD
 //
 
+/* verilator coverage_off */
 module FDPE
 #(
     parameter [0:0] IS_C_INVERTED   = 1'b0,
@@ -65,3 +66,4 @@ module FDPE
     assign Q = _r_Q;
 
 endmodule
+/* verilator coverage_on */

FDRE.v

@@ -9,6 +9,7 @@
 // License : BSD
 //
 
+/* verilator coverage_off */
 module FDRE
 #(
     parameter [0:0] IS_C_INVERTED = 1'b0,
@@ -65,3 +66,4 @@ module FDRE
     assign Q = _r_Q;
 
 endmodule
+/* verilator coverage_on */

FDSE.v

@@ -9,6 +9,7 @@
 // License : BSD
 //
 
+/* verilator coverage_off */
 module FDSE
 #(
     parameter [0:0] IS_C_INVERTED = 1'b0,
@@ -65,3 +66,4 @@ module FDSE
     assign Q = _r_Q;
 
 endmodule
+/* verilator coverage_on */